合成配置配線、地獄 - Vengineerの妄想

今日はお休みです。
年末年始は4日間の週末的な休みでしたが、来週の月曜日もお休みなので今週も4連休！

本題に入ります。

最先端＆大規模FPGAを使っていると、一番時間がかかるのはRTL修正後の合成=>配置配線のループ。
ちょっとした規模であれば、あっという間にできてしまうが、100万ゲートを越えれば1時間以上はかかる。
中には数時間や1日もって。

合成配置配線のループが数回程度であれば、それほど苦にならないが、
十回を越え、数十回になれば、いらいらが増すだけ！

これを改善するには、RTL修正を少なくすればいいだけ！どうすればいいのか？

いままではそれで良かったかもしれないが、既にそのような作戦はダメ！

やっぱり、きちんとシミュレーションで検証しないと！きちんと検証しておけば、RTL修正が少なくなる。

ASIC/SoC開発ではRTL修正が非常に大きなコストになるので当たり前だが、
FPGA開発ではそれほどコストがかからないと考えていた。
ASIC/SoC開発ではマスクコストが必要だが、FPGA開発ではマスクコストなんてない。

だが、コストはマスクコストだけではなく、開発コスト(時間)もかかるということを忘れている。
それがここにきてFPGA開発でも認知されてきたにすぎない。

私は昨年後半からFPGAについて何度か書いてきたのも、FPGAにも正しい検証をしてほしいから。
ASIC/SoCの検証手法をFPGAに適応すれば、かなりの部分をカバーできるから！

そして、正しい検証をすることでFPGA開発の最大なるメリットである早期開発を実現できるから！

検証、Verification、FPGA