MDV(Metric-Driven Verification)とは？

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

MDVのホワイトペーパー

MDVは、Silicon Realizationのキーのようです。

とりあえず、メモとして残しておきます。

1ページ目のINTRODUCTIONに

  while design paradigms have becom mature and stable, verification methodologies and
 technologies have continued to evolve and new flows and tools are still being invented.

とありますが、後半はいいとして、前半はそうでも無いと思うのだが、、
IP creation/selection/integration and system optimizationという観点からみると、そうなのだろうか？

Verification Planは、Microsoft Wordのテンプレートが利用可能？って、日本語も？
まー、Incisive Enterprise Planner上で日本語が表示できることはないので、各項目はやっぱり、Engilish ね！
(追記：2011.02.09

項目は日本語も表示できるようです。
2バイトコードをサポートしているので、他の言語もフォントがあれば！)

VIPが全く使えないIPを開発するということは基本的にないと考えるのかな？
そうしないと、カバレッジもすべて新規に作らなくてはならないのだ！

VIP + vPlanという使い方が基本なのね！そのVIPもformal/simulation/emulationで使えるもの！
そこがCadenceの強みというワケね！

そして、数年前は、coverage-driven verificationという言葉が使われていたが、
本ホワイトペーパーでは、metric-driven verificationとなっている。何が違うというのが3ページの後半から始まる。
simulation(dynamic)だけでなく、formal(static)も取り込んだというのがもっとも明確な違いかな？

MDVは、UVMベースで考える。eやSystemCもUVM-ML(Multi-Language)で対応できるので！
VIPは、Sequencer/Monitor/BFM/Coverageなどで構成する。
すべてもVIPで！というのが4ページ後半から5ページ目。

PDCAではなく、Plan-Construct-Execute-Measureのサイクルを廻す。
このときに、Simulation/Formalのエンジンをつかう。というのが6ページ目のお話。

Low Powerも気をつけろ、とうのが7ページ目のお話。パワー制御はS/Wとの協調になる！
ということで、Chip-level-verificationでは、Power関連の検証を！

コンポーネントだけでなく、テストシーケンスやプランも再利用せよというのが、7-8ページ目のお話。

結果の解析も楽チンにというのが8-9ページ目に！

MDVを導入するだけでなく、何回も続けてやれば、さらに生産性があがるというのが9ページ目！

MDVは、H/Wだけでなく、S/Wにも適応可能！そのためには、TLMを使っていく。10ページ目。
でも、ここに関するCadenceのツールは明記されていない。

そして、Cadenceが提供しているWorkshopの説明が11ページに。

12ページは、サマリと著者紹介ね！

検証、Verification、Cadence