Verification Engineerの戯言 : Twitter、Twitter新聞：Daily Vengineer's
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
なんといっても、UVM 1.0のお披露目の場所としては、最高だったのでしょう！
このブログでは、UVM 1.0については、牡蠣(昨日たくさん食べました)、いや、下記の内容です。
2月中旬のAccelleraでの正式承認からDVConまでの約2週間という時間もよかったのではないでしょうか？
2月中旬のAccelleraでの正式承認からDVConまでの約2週間という時間もよかったのではないでしょうか？
UVM 1.0が正式に承認されました
AccelleraがUVM1.0をアナウンス
UVM 1.0の内容
UVM Class Reference Manual 1.0がダウンロードできます。
ModelSim 6,6c Altera Edition & UVM 1.0.1 p0
UVM 1.0のリファレンスインプリメント公開
AccelleraがUVM1.0をアナウンス
UVM 1.0の内容
UVM Class Reference Manual 1.0がダウンロードできます。
ModelSim 6,6c Altera Edition & UVM 1.0.1 p0
UVM 1.0のリファレンスインプリメント公開
DVConバブルというより、UVMバブルだったことは確かです。
UVMに統一して嬉しいのは一般ユーザだけでなく、ツールを提供する側、サービスを提供する側と
すべての人々に恩恵があるという意味で、標準化をしてくれたすべての人々に感謝したいと思います。
すべての人々に恩恵があるという意味で、標準化をしてくれたすべての人々に感謝したいと思います。
検証、Verification、UVM、Universal Verification Methodology
