Horizontal Verification ReuseとVertical Verification Reuse

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Will Graph-Based Scenario Models Dominate Verification?の中にあった、
Horizontal Verufucation ReusとVertical Verification Reuse

Horizontal Verification Reuseは、ESL, Simulation/Acceleration, Emulation, Prototyping, Siliconで再利用可能な検証環境。
Vertical Verification Reuseは、IP, Subsystem, SoCで利用可能な検証環境。

これって、2013年は、Software-Driven Verification だって？に書いた内容と同じですね！

検証、Verification、TrekSoC