@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
このツイートで知りました。
Intel Ice Lake Server (SP) の ダイ解析
Intel Icelake Server Die Size & Floorplan Inefficiencies Revealedhttps://t.co/wi1PSHGHt3#HPC #AI via @dylan522p pic.twitter.com/SZzHFxM6rf
— HPC Guru (@HPC_Guru) 2020年11月12日
元記事は、semianalysis の こちら
Intel Icelake Server Die Size & Floorplan Inefficiencies Revealed
28 コアの Silicon の写真っぽい。Intel の この手の写真はきれいにコアが並んでいますね。
左に3個、その隣に、10個、12個、3個の合計28個。
6チャネルの DDR4と64 PCIe 4.0 lanes もあるようですね。
上部に、UPI x20 が3組、PCIe x16が2組、DDRが左右にそれぞれ 3ch分。
14コアが追加された42コアの写真もありますね。
参考ブログ、
北森瓦版：Ice Lake-SP”のダイ予想―下から順に16-core, 28-core, 42-core
CXL™ Consortium Releases Compute Express Link ™ 2.0 Specification 実装されたものはいつ出てくるのだろうか？てか、CXL 利用しているのってあるのかしら。
CXL (Wikipedia) によると、
On April 2, 2019, Intel announced their family of Agilex FPGAs featuring CXL.[11]
とあるだけどね。
