はじめに

AMDがEPYCの CPU dieの上に L3 Cache の die (3D V-Cache)を発表したのが6月のCOMPUTEX

ascii.jp

CPU die には、32MBの L3 Cacheが載っているが、ここに3D V-Cache(64MB L3 Cache die) を CPU die の上に載せて、96MBのL3にする感じ。

この時はどのプロダクトに載るのかまでは発表していませんでした。

Milan X なるもの

北森瓦版にて、Milan Xなるものが 3D V-cache を搭載したプロダクトになるという噂。Milanなので、Zen3 (TSMC 7N)

northwood.blog.fc2.com

第3世代 EPYC の Milan の CPU die の上に 3D V-Cache を搭載する感じで、

7773X　64-core/128-thread　2.20GHz/Boost 3.50GHz　L3=768MB　TDP280W
7573X　32-core/64-thread　2.80GHz/Boost 3.60GHz　L3=768MB　TDP280W
7473X　24-core/48-thread　2.80GHz/Boost 3.70GHz　L3=768MB　TDP240W
7373X　16-core/32-thread　3.05GHz/Boost 3.80GHz　L3=768MB　TDP240W

8個のCPU dieは全部有効で、各 die 内のコアの数を変えているが、L3 Cache のサイズは 768MB のまま。

となると、一番下の 7373X だと、1 CPU die で、2コアしか使えないが L3 Cache が 96MB とかなりリッチになっている。

おわりに

第四世代EPYC(Zen4) の Genoa ではなく、第三世代EPYC(Milan)ベースに 3D V -Cache を載せてきたのは、Zen4は TSMC 7Nではなく、TSMC 5Nになり、新しいプロセスでの開発に加えて、3D V-Cache 搭載という2つのことを同時に行わない。という、Intelの tick-tock 戦略のような感じなんでしょうかね。。

これとは別に、AMDのMI300なるGPGPUについてのリーク情報が流れてきました。

Does The AMD Instinct MI300 Accelerator Have An Exascale APU Mode? https://t.co/4Oh5jWxxYB pic.twitter.com/NcKNUpvHw8
— Wccftech (@wccftech) 2021年9月17日