はじめに
ISSCC 2022にて、Intelが Sapphire Rapidsの die shot と floorplan を公開した模様。
下記のツイートから
@Locuza_ SPR official die shot(s) and floorplan are out! (ISSCC 2022) pic.twitter.com/i1LRX5Po5i
— Petros (@phobiaphilia) 2022年2月19日
上記のツイートに各ブロックを割り当てたのが下記のツイート
- Not sure if all accelerators are found in the pink tile, maybe one is found in the memory control tile.
— Locuza (@Locuza_) 2022年2月20日
- Per die: 15x Cores, 15x 1.875 MB LLC, 24x UPI, 32x PCIe5/CXL, 128b DDR5
- In total: 60x Cores, 112.5 MB LLC, 96x UPI, 128x PCIe5/CXL, 512b DDR5
Active: 56C,80/112 PCIe5? https://t.co/gLEVc16qnk pic.twitter.com/zaWDryOFot
振り返る
2022年1月17日のブログを振り返る。
- PCIe Gen5 => あっていた
- HBM => DDR5 128b だった
Ice Lakeを比較する
Ice Lake からどのように変わったかを振り返る。
The nextplatform の下記の記事がいい感じだった
上記の記事の最後、Ice Lake 40コア版の時のブロック図を説明のために引用します。
上記のツイートのブロックを割り当てた図を説明のために引用します。
この２つを比較すると、Ice Lake の 40 コアを 15コア x 4 に拡張する感じになっているのがよくわかります。
こんなツイートもありました(追記、2022.02.23)。記録のために画像を引用します。1種類のダイではなく、2種類のダイを使っていますね。
おわりに
次に出てくる Emerald Rapids は、下記の記事によると
- 4-socket/8-socket
- 64コア => Sapphire Rapids は60コアなのであまり変わりませんね。16コア目をどこに置くのでしょうか？
- PCIe Gen5 は 80 lane : (16 + 4) x 4 なのでしょうか？これだと、Sapphire Rapids の (16 + 16) x 4 = 64 laneより少なくなっちゃいますね。Sapphire RapidsのPCIeは公式には 80 laneなんですね。
