Verification Engineerの戯言
VMMのHAL(Hardware Abstract Layer)のコード(vmm_hw_port.sv)を見ていたら、
vm_hw_in_port、vmm_hw_out_port抽象クラス(virtual class)のis_rdy関数に戻り値が定義されていない?
これって、どうなるのだろうか?
たぶん?b>return 1'b0鯔困譴討い襪世韻世蹐Δ諭??br />
vm_hw_in_port、vmm_hw_out_port抽象クラス(virtual class)のis_rdy関数に戻り値が定義されていない?
これって、どうなるのだろうか?
たぶん?b>return 1'b0鯔困譴討い襪世韻世蹐Δ諭??br />
それから例題(vmm-1.0.1/sv/examples/HAL/fifo/)でtb_env.sv内でtb_top.svをインクルードしているけど、無いんですけど!
つまり、デザイン側が全く無いんですよ。。。
つまり、デザイン側が全く無いんですよ。。。
検証、Verification、SystemVerilog、VMM、Verification Methodology Manual