UVM Reference Flow Version 1.02

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

今日で日本的な年度が終わりましたね！
明日から新しい職場、同僚と働く方もいると思います。

我々には、未来がありますので、前向きにがんばりましょう！

ということで、今日は、CadenceのUVM Reference Flow の新バージョンについてです。

UVM 1.0p1に対応したUVM Reference Flow Version 1.02がリリースされました。

UVM_RGMではなく、UVM_REG(UVM 1.0標準のレジスタパッケージ)を使っているようです。

　　・This release also uses UVM_REG package for modeling and programming DUT registers. The UVM_REG package is a part of uvm-1.0p1 release.

おまけに、

    This release also includes a UVM e Reference Flow 
    which applies the Universal Verification Methodology in e (UVM-e developed by Cadence) to the same block and cluster level Verification of UART and APB subsystem.

ということで、e使いにも参考になるようです。

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