Veriloggen

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

奈良のお兄さんがまたまた新しいものを作ったみたい。
Veriloggen: PythonでVerilog HDLのソースコードを組み立てるためのライブラリ

出張帰りの飛行機の中で暇だったから作ったって、某社ではこういうの作るの半年もかけたりしますよ。

で、こちらはサンプルコード。結構、Verilog HDLっぽい。
同期回路は面倒だから、もうちょっと簡単な記述もできるようにしてほしいね。

P.S

ちなみに、Veriloggerではありません。こちらはシミュレータですよ。