Altera Stratix 10のPipeline機能

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 　

先週行われたFPGA 2016で発表されたThe Stratix™ 10 Highly Pipelined FPGA Architecture。

AlteraのStratix 10で導入されたPipelining in the Routingの紹介。

Page.23を見ると、Stratix VのデザインがStratix 10では最大＋292％も速くなったと。

XilinxのZynqMPも高いと思いますが、AlteraのStratix 10もお高いのでしょうね。

FPGA 2016には、一部、スライドもアップされています。

Alteraとしては、上記のプレゼン資料の他に、

HyperPipelining of High-Speed Interface Logic

が、XilinxのSDSoC: A Higher-level Programming Environment for Zynq SoC and Ultrascale+ MPSoCは、公開されていません。