Vengineerの戯言

人生は短いけど、長いです。人生を楽しみましょう!

今日は、SystemVerilogによるテストベンチ実践会(2017夏)、ですね




ASIC開発では、SystemVerilog使うのは特別なことじゃないけど、FPGA開発ではあまり使われていないようなので。

Xilinx Vivado XSIMは、AXI VIPにてUVMをサポートしているので、SystemVerilogのかなりの部分をサポートしています。

Intel FPGA用ModelSimもSystemVerilogの多くをサポートしていますが、
 ・program
 ・randomize
 ・assertion
の検証関連の機能はライセンス的に利用できません。

Xilinx Vivado XSIMでは、こららの機能をサポートしているので、UVMが利用できるのです。

今回の勉強会では、SystemVerilogにてテストベンチを書くということをチーム活動でやります。
 ・SystemVerilog初めての人枠

 ・Zynq VIPを使いたい人枠

で、各2チームに分けて行います。

SystemVerilogを使うことで、テストベンチを書いたり、テストプログラムを書くのが楽になるということを
知っていただけると嬉しいです。

よろしくお願いいたします。