CCIX

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

先週の金曜日のブログ、Arm Neoverse System Development Platformに出てきた、CCIXについて、もう少し調べて見ました。

そうしたら、Arm が 2017年に公開したCCIX: a new coherent multichip interconnect for accelerated use cases を見つけました。

この資料の17頁に、Xilinx, Arm, Cadence, and TSMC Announce World's First CCIX Silicon Demonstration Vehicle in 7nm Process Technologyとあったので、1年半前から、Arm, Cadence, Xilinxと共同開発を進めていたんですね。

CCIXって、PCIe Gen4 っぽいようですが、12頁目で
PCIeを上手く使うために、
CCIX Protocol Layer => CCIX Link Layer => CCIX Transaction Layer => PCIe Link Layer => CCIX/PCIe Physical Layer
って感じになるようです。

この CCIX Protocol Layer が coherency protocol, memory read & write flows をやるみたいだね。

CCIX cache coherent interconnect for accelerators

だから、この cache coherent を上手くするための仕組みを持っているんだよね。

何故？ cache coherent を保つようにするのか？ それは、9頁にある

DMA Engines: The problem with traditional accelerators

です。これです。

CCIX だけでなく、IBMが主導しているOpenCAPI や Intelのインテル® Arria® 10 FPGAを統合したインテル® Xeon®スケーラブル・プロセッサーと同じ目的です。

で、Armの今回の評価ボードに載っている SoC と Xilinx FPGA は、物理層は PCIe だけど、上位で CCIX Protocol Layer にて
Cache Coherent をサポートしているんですね。

CoreLink CMN-600 と IP を接続しているのね。