はじめに 今年後半に出てくる Raptor Lake のブロック図が下記のTweetにて公開されました intel RPL PPTincreased Processor Core CountD5 5600 Add PCH PCIe LanesNo PCIe Gen5 M2?https://t.co/y335ZPqcDq pic.twitter.com/hsmRMpAbyt— HXL (@9550pro) 202…

7月、24本、(内、アマゾンプライムは1本) 今月は、7/14に Netflix に バイオハザード(Resident Evil) がおちてきたので、観た。実写版は全部観たので、CG版を観た。 バイオハザード ディジェネレーション (2008) / biohazard: DEGENERATION バイオハザード …

はじめに Xilinx ZynqMP SoC VIP の中を調べる(その3) 今回は、左にある Simulation => RTL Simulation => Run Behavioral Simulation を実行したら、何をやっているのかをみていきます。 シミュレーション実行 zynqmpsoc.sim/sim_1/behav/xsim ディレクトリ…

はじめに Xilinx ZynqMP SoC VIP の中を調べる(その2) 今回は、テストベンチの中がどうなっているかをみてみます。 テストベンチの中は？どんな感じになっているの？ zynqmpsoc.srcs/sim_1/imports/mpsoc_preset/mpsoc_tb.v がテストベンチです。 中をみてみ…

はじめに 昨年の春、Verilatorの中を調べる、No.1、例題解析編 をリリースしてから、1年とちょっと。 そして、今回リリースした、「Xilinx Vitis の中を調べる」で、10冊になりました。 「Xilinx Vitis の中を調べる」の薄い本 20回にわたって連載した「Xili…

はじめに 今日からは、XilinxのVivadoで、Zynq MP SoC を使った時の、シミュレーションってどうなっているの？というのを調べていきます。 今回は、第1回目です。Xilinx ZynqMP SoC VIP の中を調べる(その1) まずは、ドキュメント ドキュメントは、「Zynq Ul…

はじめに Xilinx Vitis の中を調べるのその２０。 今回は、Xilinx Vitis の中を調べる、シリーズの１９回分のまとめ まとめ 例題の内容 Xilinx Vitis の中を調べる (その1) C SIMULATION => Run C Simulation で生成されるコード Xilinx Vitis の中を調べる …

はじめに Xilinx Vitis の中を調べるのその１９。 multi_in0, multi_in1, multi_out に、mode=s_axilite という pragma を追加するとどうなるかをみてみました。 pragma の追加 C++コードに対して、かきのように mode=s_axilite の pragma を4つ追加しました…

はじめに 今回は、Intel、AMD、NVIDIAのデバイスを使うとき、どのようにプログラミングのかをみてみます。 Intel oneAPI Intelは、oneAPI にて、CPU、GPU、FPGA、その他のアクセラレータをプログラムできるようにしています。 codezine.jp oneAPI は、ベース…

はじめに Xilinx Vitis の中を調べるのその１８。 m_axi にして、Random Stall をONにして、生成されたテストベンチ環境をみています。 svtb/sv_module_top.sv svtb/sv_module_top.sv の中は、下記のようになっています。 テストシナリオは？ テストシナリオ…

はじめに Xilinx Vitis の中を調べるのその１７。 INTERFACEに、m_axi を指定した時にどのようなRTLコードが生成されるかをみてみます。 INTERFACE に m_axi を指定すると 下記のように、iNTERFACE に m_axi を指定してみました #include <ap_int.h> // void multi_apu</ap_int.h>…

はじめに Xilinx Vitis の中を調べるのその１６。 下記のように、multi_in1 と multi_in0 を ap_hsに、multi_out を s_axilite にした時に生成されるRTLコードをみていきます。 また、multi_in0 と multi_in1 を s_axilite にした時に生成されるRTLコードも…

はじめに Xilinx Vitis の中を調べるのその１５。 今回は、シナリオファイル (sim/verilog/svtb/multi_apuint_subsys_test_sequence_lib.sv) の中を覗いてみます。 シナリオファイル ap_hs とのシナリオファイルとの違いは、body タスクの中です。 この部分…

はじめに Xilinx Vitis の中を調べるのその14。 今回は、INTERFACE に s_axilite を生成した時に、C/RTL Simulation (Random Stallを ON)での生成されるファイルをみていきます。 axivip C/RTL Simulation (Random Stall を ON)にした時に生成ファイルは、ち…

はじめに Xilinx Vitis の中を調べるのその１３。 その１２で終わりにしようかな？と思っていましたが、C/C++コードに対する #pragma の INTERFACE に指定する ap_hs を違うものに変えたらどうなるか？をみることにしました。 ap_hs を s_axilite に変えてみ…

はじめに CENTAUR、懐かしい響き 去年のこの時期に書いたブログ vengineer.hatenablog.com 性能 実物を使った性能評価を行ったのが、下記の記事 adoredtv.com マザーボード、上記の記事から説明のために引用します。上の方に、I/Oチップがありますね。 性能 …

はじめに Xilinx Vitis の中を調べるのその１２。 その他のUVM 関連コード 今まで見てきたUVM関連コード以外で、UVM に関するコードは、verilog/multi_apuint_subsystem ディレクトリにあります。このディレクトリには、下記のようなファイルがあります。基…

はじめに Xilinx Vitis の中を調べるのその１１。 テストプログラム(シーケンス) UVMではテストプログラムをシーケンスと呼んでいます。この例では、multi_apuint_test_lib クラスの中で、uvm_config_db にて、multi_apuint_subsys_test_sequence_lib をシー…

はじめに Xilinx Vitis の中を調べるのその１０。 sv_module_top の続き。今回は、 uvm_config_db の中で指定している uvm_test_top.top_env について、みていきます。 uvm_test_top.top_env は？ uvm_test_top.top_env は、svtb/multi_apuint_test_lib.sv …

はじめに Xilinx Vitis の中を調べるのその９。 今回は、sv_module_top をみていきます。 sv_module_top svtb/sv_module_top.sv は、下記のようになっています。 //============================================================== //Vitis HLS - High-Leve…

はじめに PCIに関わったのは、かなり昔。。。 そんな感じで、あたしも30年まではいかないまでも、かなり長い間、PCIに関わってきました。 The History of PCI IO Technology : 30 Years of PCI-SIG® Innovation ということで、The History of PCI IO Technol…

はじめに Xilinx Vitis の中を調べるのその７。 UVM関連のファイルを調べるです。 multi_apuint.autotb.v これがトップテストベンチで、下記のような構造になっているっぽいです。 Random Stall が OFF の時のトップテストベンチの構造が下記のようなので、…

はじめに Xilinx Vitis の中を調べるのその６． 今回からは、C/RTL cosimulation にて、Random Stall オプションを ON にした時に生成されるファイルをみていきます。 Random Stall C/RTL Cosimulation 時に、Random Stall をイネーブルにすると生成されるコ…

はじめに Xilinx Vitis の中を調べるのその６。 今回は、C/RTL Cosimulation のテストベンチの構造をみてみます。 トップテストベンチ トップテストベンチは、 multi_apuint.autotb.v のようです。 multi_apuint.autotb.v の中を覗いてみたら、下記のように…

はじめに Xilinx Vitis の中を調べるのその５。 今回は、C/RTL cosimulation 実行時の RTL simulation 用に生成された sim/verilog ディレクトリをみてみます。 sim/verilog 下記のようなファイルが生成されます。run_xsim.sh が xsim でのシミュレーション…

はじめに Xilinx Vitis の中を調べるのその４。 今回は、 C/RTL COSIMULATION => Run Cosimulation を実行した時の生成ファイルをみていきます。 C/RTL COSIMULATION => Run Cosimulation で生成されたファイル sim (ディレクトリ) sim ディレクトリの下には…

はじめに Xilinx Vitis の中を調べるのその３。 今回は、 C SYNTHESIS => Run C Synthesis を実行した時の生成ファイルをみていきます。 C SYNTHESIS => Run C Synthesis で生成されたファイル Project => Project Setting => Synthesis にて、Top Function …

はじめに 下記の記事から、HPE が Ampere Computing の Altra 搭載の 1U サーバーを出すっポイ www.nextplatform.com HPE ProLiant RL300 Gen11 server HPEのアナウンス記事 2022年の第3四半期に提供を開始するHPE ProLiant RL300 Gen11サーバーは、Ampere® …

はじめに Xilinx Vitis の中を調べるのその２。 今回は、 C SIMULATION => Run C Simulation を実行した時の生成ファイルをみていきます。 C SIMULATION => Run C Simulation で生成されたファイル solution1 ディレクトリの下に以下のファイルが生成されま…

はじめに いつものように、Google君に質問していたら、見つけした。FPGAの部屋の記事の中で下記のもの。 fpga.blog.jp Random Stallという機能を使うと、UVMを使うっポイです。 Vitisをやってみた 上記の記事の中の下記のサンプルコードを使いました。。。2…