はじめに
今の会社に転職して、ざっくり、14年ぶりぐらいにお仕事で、SystemVerilogなどでテストベンチを書き、テストプログラム(テストシナリオ)にて検証を行っています。
と言うことで、今回は、Writing Testbenches の振り返りを行いたいと思います。
SystemVerilog本
SystemVerilogに関しては、下記のブログに書きました。最近は、篠塚さんの本を読めば、とりあえず、SystemVerilog に関しては色々と学べると思います。
でも、Testbench については、
のように、SystemVerilogやUVMを使うと、どうやってやるのということになってしまいます。
Writing Testbenches
上記のブログにも書きましたが、テストベンチについては、
を読むことをお勧めします。
できれば、両方買って読むことをお勧めしますが、2冊で、4万円を超えるので、片方だけなら、後者の SystemVerilog 版ですかね。
ちなみに、前者の方は、2003年2月1日なので、21年も前の本です。後者は2007年2月2日ですので、こちらも17年も前の本です。
おわりに
あたしは、最初のお仕事で失敗をし、検証の大切さを実体験しました。その次のお仕事では、ちゃんと検証するためにどうするかを色々と模索しました。
その後、
- Writing Testbenches: Functional Verification of HDL Models
に出会い、何度も何度も読んだ覚えがあります。
著者のJanick Bergeronさんには、日本に来られた時にお会いしたことがあります。確か、本にサインをしてもらった記憶があるのですが。。。
ということで、今回の振り返る会は、
- Writing Testbench
でした。
次回も、お楽しみ！
