Vengineerの妄想

人生を妄想しています。

`include <filename>

Verification Engineerの戯言

SystemVerilogでは、`include Compiler Directiveの使い方として、
Verilog HDLと同様な
    `include "filename"
とは別に、次のようなものが追加されました。
    `include <filename>
`include <filename>は、C言語の#include <filename>のようにデフォルトのパスにあるファイルをインクルードするというものです。

使い方によっては、便利になるかもしれませんね!