SystemVerilog Methodology Groupを立ち上げました！

Verification Engineerの戯言

VMMのソースコード公開に伴い、SystemVerilogのメソドロジ(OVM、VMM)に関するディスカッションを行うために、SystemVerilog Methdology Groupを立ちあげました。どなたでも参加できます。

P.S

以前立ち上げたVerification3 0は、諸般の事情により、私がオーナーをすることができなくなってしまいました。
参加希望のメイルに対する承認等もできない状態です。申し訳ございません。
つきましては、登録メンバーの皆様は上記のグループに移行してくださるようお願いいたします。