Design Solution Forum 2015の聴講申し込み、始まりました。

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Design Solution Forum 2015の聴講申し込みが始まっています。

今回も前回同様、Design、Verification、Soft & FPGA、Solutionの4つのトラックです。
また、Special Discussion(高位合成をディスカッションする会、高位合成チュートリアル、DSF検証研究会)とTalk Session(フォーマル検証トーク、プロトタイプ開発トーク)もあります。

高位合成をディスカッションする会とDSF検証研究会は、午前1時間と午後1時間の合計2時間をひとつのセッションになっています。また、部屋が狭いため人数制限するかもしれません。

当日まであと一ヶ月ですが、多くの方に参加してもらいたいです。

よろしくお願いします。