Verification Engineerの戯言
ttp://blogs.yahoo.co.jp/verification_engineer/10069815.html
に書きましたが、DACで見つけたSystemVerilogのもう一冊は、
Verilog and SystemVerilog Gotchas
101 Common Coding Errors and How to Avoid Them
Sutherland, Stuart, Mills, Don
http://www.springer.com/east/home/generic/search/results?SGWID=5-40109-22-173733697-0
です。
著者のお二人は、SNUG 2006 Bostonで下記のプレゼンテーションを行って、Best Technical Paperを受賞しています。
http://www.sutherland-hdl.com/papers/2006-SNUG-Boston_standard_gotchas_presentation.pdf
論文形式：http://www.sutherland-hdl.com/papers/2006-SNUG-Boston_standard_gotchas_paper.pdf
本書はこの論文をベースにしたのか、それとも本書の一部をプレゼンテーションしたのか？
どっちにしても、論文を見る限りノウハウ的な内容ですので、チェックしてみてね！
