Verification Engineerの戯言
OVM Forumに Virtual Sequenceの例がCadenceのStuartさんからアップされました。
ovm_XXXマクロの使い方についての例と、
でも、例題のコードだけで説明がないとか、な、り、つらいと思いますが、
ovm_XXXマクロの使い方についての例と、
// This test shows the use of actions for virtual sequences. These include: // 1. ovm_do_seq // 2. ovm_do_seq_with // 3. ovm_create_seq // 4. ovm_send // 5. ovm_rand_send // 6. ovm_rand_send_withSequenceクラスに関する例です。
// This test uses each interface provided by the sequence consumer interface. // These are: // 1. is_grabbed() // 2. grab() // 3. current_grabber() // 4. ungrab() // 5. start_sequence() // 6. is_connected() // 7. is_virtual_sequencer() // 8. get_sequencer_type_name()Sequenceは、CadenceのURMからものもなので、Cadenceから出てきた例があれば、それなりにわかると思います。
でも、例題のコードだけで説明がないとか、な、り、つらいと思いますが、
検証、Verification、SystemVerilog、OVM、Open Verification Methodology