Bluespec の検索結果:
…大きいです。 (昔、Bluespecという言語というかツールを開発していたBluespecは、今ではRISC-V CPU IPを売っているので、そう言うのもありなんだと思っています) 最後に Softbankの孫さんがAI半導体開発会社を$1000億ドルで作るというXの投稿が流れてきました。もの凄いお金ですが、日本には設立されませんよね。AI chipを開発できる論理設計者が居ないので(ただしくは、AI chipを開発できるチームを作れないので) 最初に戻って、このブログを書…
…ープンソースになったBluespec 7/9: CPUアーキテクチャ、ゲストスピーカー 716: CPUのまわり、ゲストスピーカー 7/23: マルチスレッド or NoC、ゲストスピーカー 7/30 : 100 回記念、半導体チップ雑談 8/6 : Network on Chip、ゲストスピーカー 8//13 : Intel Alder Lake-N 8/20 : LLMで勝負するには？ 8/27 : メモリコントローラ、ゲストスピーカー 9/3 : メモリコントローラの …
はじめに Bluespec SystemVerilogで実装されている回路例の紹介、今回はBluespecのAPBです。 github.com テストベンチ (Testbench) テストベンチは、Testbench.sv です。 module mkTestbench (Empty); APB_Initiator_IFC source <- mkSource; APB_Target_IFC mem_model <- mkAPB_Mem_Model; mkConnection …
はじめに Bluespec SystemVerilogで実装されている回路例の紹介、今回はBluespecのAHB-Liteです。 github.com TCM_AHBL_Adapter mkTCM_AHBL_Adapter が実態です。 パラメータとして、2ビットのverbosity があります。 module mkTCM_AHBL_Adapter #( parameter Bit #(2) verbosity // Verbosity: 0=quiet, 1 = rule…
はじめに Bluespec SystemVerilog の中に、bluetcl なる tcl インタプリタがあります。今回は、この bluetcl を使ってみようと思います。 bluetcl を使うことでインタラクティブにシミュレーションを進めることができるようです。 例題 例題 (examples/smoke_test) にて、make smoke_test_bluesim を実行して、bluetcl から呼び出すための共有ライブラリを生成します。 cd examples/…
…/11 : NVIDIA GH200/DGX GH200 6/18: NVIDIA DGH H100の次を妄想する 6/25 : AMD MI300A/MI300X 7/2 : オープンソースになったBluespec 7/9: CPUアーキテクチャ、ゲストスピーカー 716: CPUのまわり、ゲストスピーカー 7/23: マルチスレッド or NoC、ゲストスピーカー おわりに いつまで続くかわかりませんが、100回も続いたのは凄いです。。2年、ほぼ毎週やっていますので。。。
はじめに Bluespec SystemVerilog の例題の中を調べる(その1) Bluespec SystemVerilog の例題の中を調べる(その2) Bluespec SystemVerilog の例題の中を調べる(その3) の3回の中で、Bluesim での C++モデルを使ってシミュレーションする時、そのシミュレーションカーネルはどうなっているかを調べます。 bsim_standalone Bluesim の Standalone のシミュレータのテンプレート…
はじめに Bluespec SystemVerilogの例題の中を調べてみるシリーズの(その3) 今回は、smoke_test_bluesim で生成されたC++モデルの中をみてみます。 生成されたC++モデル 生成されたC++モデルのファイルは、下記のようになっています。 mkFibOne.cxx mkFibOne.h model_mkFibOne.cxx model_mkFibOne.h mkFibOneがFibOneのC++モデルで、model_mkFibOne がテス…
はじめに Bluespec SystemVerilogの例題の中を調べてみるシリーズの(その2) 例題 smoke_test という例題の中を調べます。 Verilog HDL Simulator を実行 いったん、clean します。 make clean smoke_test_verilog ターゲットを実行します。 make smoke_test_verilog Checking Verilog generation bsc -no-show-timestamps -n…
はじめに Bluespec SystemVerilogの例題の中を調べてみるシリーズの(その1) 例題 smoke_test という例題の中を調べます。 [FibOne.bs](https://github.com/B-Lang-org/bsc/blob/main/examples/smoke_test/FibOne.bsv)v Makefile mkFibOne.out.expected FibOne.bsv のコードは、下記のような感じになっています。 (* synthe…
…penMPWにて、回路情報を公開してもいいものにて練習をして、$9750 にて回路情報を公開しない版を作るというのがいいのでは？と思っています。 $9750が高いか安いかは、人それぞれですが、$9750 で俺様半導体が作れるというのはチャンスがあるということですよ。。。 先日の半導体チップ雑談にて、Bluespec => Verilog HDL => FPGA のパスで動かくというお話をしました。また、FPGAではなく、俺様半導体を作ることも可能では？というお話になりました。
はじめに BluespecのRISC-V CoreをBluespecとVerilatorでシミュレーションしてみる(その1) の続き bluespec と verilator の違いを見る Piccolo CPUコアにて、bluespec と verilator の違いを見てみます。 まずは、bluespec の場合 $ cd builds/RV64ACDFIMSU_Piccolo_bluesim $ make compile INFO: Re-compiling Core …
はじめに Bluespecがgithubに公開している下記の3つCPUコア Piccolo: 3-stage, in-order pipeline Flute: 5-stage, in-order pipeline Toooba: superscalar, out-of-order pipeline, slight variation on MIT's RISCY-OOO BluespecとVerilatorにてシミュレーションができます。 RISCV GCC のインストール…
はじめに BluespecのAWSteria_Infraを調べる(その1) BluespecのAWSteria_Infraを調べる(その2) BluespecのAWSteria_Infraを調べる(その3) BluespecのAWSteria_Infraを調べる(その4) の続き、 今日は、HW側(Bluespec)の回路の中を調べていきます。 トップテストベンチ トップテストベンチは、Platform_Sim/HW/Top_HW_Side.bsv です。この中で、ここで、A…
はじめに BluespecのAWSteria_Infraを調べる(その1) BluespecのAWSteria_Infraを調べる(その2) [BluespecのAWSteria_Infraを調べる(その3)](https://vengineer.hatenablog.com/entry/2023/06/25/080000 の続き、 今日は、HW側(Verilator)の中を調べていきます。 HW側(Verilator) HW側(Verilatorのコードは、ここ にあります…
はじめに BluespecのAWSteria_Infraを調べる(その1) BluespecのAWSteria_Infraを調べる(その2) の続き、 今日は、HW側(Bluespec)の中を調べていきます。 HW側(Bluespec) HW側(Bluepsec)のコードは、ここ にあります。 トップ階層は、Platform_Sim/HW/Include_Common.mk のTOPFILEとして、Platform_Sim/HW/Top_HW_Side.bsv になります。 …
はじめに BluespecのAWSteria_Infraを調べる(その1) の続き、 今日は、Host側のプログラムの中を調べていきます。 Host側のプログラム Host側のテストプログラムは、TestApp/Host/main.c です。 HW側のPlatformは、VCU118として動作していますので、マクロ PLATFORM_VCU118 が定義されています。 $ cd TestApp/Host/build_sim ./exe_Host_sim INFO: TestA…
…みです。お暇なので、Bluespecのgithub を眺めていたら、面白いものがあったので調べてみたい思いました。 BluespecのAWSteria_Infra The Open-Source Bluespec bsc Compiler and Resuable Example Designs(スライド) The Open-Source Bluespec bsc Compiler and Reusable Example Designs(論文) AWSteria_Infra…
はじめに SiliconCompilerについては、下記のように6回取り上げました。 vengineer.hatenablog.com frontend 追加された frontend は、 Python based (migen) Chisel C HLS Bluespec です。各 frontend の出力は、Verilog HDLなので、その Verilog HDL を再度使っている感じです。 おわりに いろいろな入力ができるアピールしている感じですかね。
…わっていたようです。Bluespec：MIT & Intelの事例(LEAP)65nmで実際のInference用チップとして開発して Eyeriss 。12*14個のPE + 108KBのSRAM(バッファ) + DRAM I/F。 各PEは200MHzで動作し、0.5KBのレジスタファイルを持っている。 各PEの中に、input feature/weight/output feature のどれを保持すれば、電力効率が良くて、Latencyが短いのかをベンチマークして、R…
…ように、1月31日にBluespecがオープンソース化されるということで、待っていたのですが、米国時間1月31日になっても公開されず。 vengineer.hatenablog.com 日本時間の2月4日になっても、まだ、公開されず。 Bluespecの1月31日ってまだなのかな。https://t.co/jxgMcUrWMm — Vengineer＠アマゾンプライムで映画三昧 (@Vengineer) 2020年2月4日 このツイートに対して、 They have dela…
…9公開から始まった bluespec.com これをTwitterのTLに流れてきたとき、ちょっとビックリした。 あのBluespecが自社のツールをオープンソース化にすると。 このブログでは、一時期、Bluespec関連をアップしていました。 vengineer.hatenablog.com Bluespecは、2015年頃からツール屋というより、ツールを使って開発したRISC-Vコアの開発にシフトしたようで、今では完全にRISC-Vコア IP屋さんになっています。 blu…
…いっぱい、いっぱい、Bluespecを取り上げました。 そのBluespecは、RISC-Vへの取り組みをしています。 RISC-V at Bluespec@RISC-V Workshop, Jan 14-15, 2015、ビデオ Bluespec’s “RISC-V Factory”@3rd RISC-V Workshop, January 6, 2016、ビデオ Bluespec言語で実装されたRISC-V関連 MITの6.375 Course Resources An …
…er Architecture (Fall 2016)を見つけました。 コンピュータ・アーキテクチャの講座なんだよね。 2013年、2014年、2015年のログもあります。 MITなので、Verilog HDLやVHDLではなく、Bluespecなんだよね。 15週の講座ですね。 座学だけでなく、演習というか自分のプロジェクトを2週間で完成させると。 アメリカの大学の講座って、資料直ぐに公開されるけど、 日本の大学の講座って、資料公開されていないんだよね。なんでだろうか。。。
…う少し詳しくPOWER9の説明がありました。 PCIe Gen4では、CAPIは 2.0になる模様。(PCIe Gen3は、CAPI 1.0) OpenPOWER Summit 2015のAccelerated Photodynamic Cancer Therapy Planning with FullMonteのPage.13のタイトルが「bluespec & blueLink」になっているんだけど、これって関係あるのかな？ Github:BlueLinkというのもあるよ。
…Catapult, Bluespec, or Forte. ・Experience with low power techniques, such as Power Shutoff (PSO) and Dynamic Voltage and Frequency Scaling. ・Familiarity with basic DSP blocks (Filtering, Viterbi, FFT, etc.). ・Familiarity with consumer elect…
…CLもそうですね。 Bluespecは、Haskellベースです。 このブログでも何度も取り上げているSynthsijerは、Javaです。 PyCoRAMやVeriloggenは、Pythonを使っています。 いろいろな言語が使われていますが、どのフェーズで検証するかが重要です。 たとえば、SystemCで書いたコードをSystemCレベルで検証し、その後、検証しないのであれば、 SystemC vs HDLの等価性検証が必要です。 一方、SystemCで検証しても、HDL…
…Workbench、BlueSpecなど。 FPGA用には、XilinxのSDAccel/Vivado HLS、AlteraのOpenCLなど。 フランスのSynflowは、Cx言語を開発し、そに開発環境であるngDesignをオープンソースで公開しています。 また、先日の高位合成友の会で発表があったように、C/C++ベース言語以外の高位合成ツールを個人で開発し公開しています。 前回のSystemVerilogハッカソン同様に、大きな部屋ではなく小さな部屋で行います。 講演者…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった CybernetがBluespec Liteをアナウンスしました。 記述量の制限とユーザー固定ですが、年間100万円ですから。桁が違いますから。 この記述量の制限って、実用的にはどうなんだろうか？ Bluespec関連は、こちら 検証、Verification、Bluespec
…0.7 (27%) BlueSpec ############### $7.6 (19%) Cadence C-to-Silicon ############## $6.8 (17.0%) SNPS Synphony C (Synfora) ##### $2.4 (6%) Which means with this Forte acquisition, Cadence owns 31% + 17% == 48% of the High Level Synthesis (HLS…
