FPGA
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週のFPL 2016での Tutorial TM3 : Energy-efficient Acceleration for Neuro-inspired Computing On-a-Chip の資料は、ここで公開されています。 Over…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった OpenPOWER Ecosystem Propels Open Innovation in Hyperscale Data Centers 下の方に、 引用 The OpenPOWER Foundation enables members to customize P…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPL2016で発表があったJetStream JetStream: An Open-Source high-performance PCI Express 3 streaming library for FPGA-to-Host and FPGA-to-FPGA co…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今年のIDF16では、買収したAlteraのセッションをISDFとして開催したようですね。 ちなみに、ISDF16は、このブログでの紹介し、この秋、東京でも開催され…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日は、FPGAエクストリーム・コンピューティング 第8回でしたね。 19時からと遅めでしたが、いつものように参加者多数で盛り上がりました。 あたしもFP…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった IDF16でのSPCSS06 — Inspur Gold Sponsor Session: KNL and FPGA for Deep Learningというセッション。 Intelではなく、Inspurという会社のものだが、KN…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今週は、Xilinx特集になりますよ。 PyOpenCLでは、AlteraとXilinxのFPGAに対応しているようですね。 Alteraの場合は、Altera SDK for OpenCLで、Xilinx…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日、TwitterのTLに流れてきたもの。 MicrosoftがCatapult V2 Architectureをちょっとだけ公開。 どうやら、Stanford Universityで行われていたScaled …
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGAエクストリーム・コンピューティング 第8回まで、まだ、4週間もあるのに、90名枠に240人以上も希望者が。 一般枠10名に対して、70人超えて、7倍以上…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGA間接続用としてPonyLinkというのがGitHubで公開差rています。 Xilinx Series 7とLattice iCE40で確認済みのようです。 AXI Streamの送受信ができる…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGA-XのTLのネタを考えるということで、後藤さんのPC Watchの記事を読みました。 Intelのサーバー戦略の要となるXeon PhiとFPGA 前半はKnights Landing…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGAエクストリーム・コンピューティング 第8回 告知された日に既に定員を越える申し込み者。まだ、1ヶ月も先なのに。 平日の夜で開始時間が19時で終了…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった CONVOLUTIONAL NEURAL NETWORK ON FPGA、(.itなのでイタリア？) では、ここでぷちぷちとパラメータを入れると、Zybo or Zedboard用の何かが出てくると。…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった @ikwzmさんのFPGAシリーズ。 QiitaにFPGA関連記事がどんどん溜まっていくに引き続き、 FPGA+SoC+LinuxでFPGA Managerを試してみた(まとめ) 「FPGA+SoC+L…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGAでArduinoを実装するというFPGArduino Project プログラミングは、Arduinoのsketchが使える。 CPUコアには、f32cを採用。VHDLで実装されています。 …
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Using Field Programmable Gate Array Technology for Teaching and Research in Universities Intel/Alteraの大学向けFPGA教材？ プレゼン資料は、[cht…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった AlteraはIntelに買収され、CPU(Xeon)とFPGAをMCPモジュールとして提供しようとしているが、 XilinxはIBMと組んでOpenPOWERのCloudとして、FPGA環境を提…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 2016年1月13日に書いたブログ、ZynqBerry Dev BoardのZynqBerryのメモリは64MBでしたが、 Bundle: "ZynqBerry" 512MB + SDSoC-Zynq Development Voucher…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 2015年のOpen Networking Summitで出てきたMicrosoftのSmartNIC。 詳細については、言葉だけで紹介していましたが、 今年のOpen Compute Projectで公開…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 日経テクノロジーonlineにアップされた記事： ビッグデータ処理用FPGAを効率良く設計する手法 その中で紹介されている論文： Composable, Parameterizab…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Icestudio – Open Source Graphical FPGA Programming GUI => JSON => Verilog, PCFという流れでVerilog HDLを生成するもの。 iCEstick Boardでの動作確…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった MAX 10 FPGAで学ぶFPGA開発入門（8） 周辺機器の充実した「MAX 10 NEEK」で本格的な開発を目指す で紹介されているhttp://www.terasic.com.tw/cgi-bin/p…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGAと言えば、何と言っても、marsee101さんのFPGAの部屋ですね。 でも、最近はQiitaにFPGA関連の記事がアップされるようになりました。 2016年3月11日…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった IntelがOCP Summit 2016でXeon + FPGA のMCPを発表しました。 このツイートの写真では、Broadwell + Arria 10 GX のMCPになっています。 FPGA部には、オ…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった イケメンのお兄さんの沖縄でのプレゼン資料。 PythonとVeriloggenを用いたRTL設計メタプログラミング Veriloggen(Python) => Verilog HDL => iverilog +…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった まずは、マイクロソフトはどうやってBingをFPGAで実装したかを読みましょう。 先週のFPGA 2016で発表されたAgile Co-Design for a Reconfigurable Datac…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週行われたFPGA 2016で発表されたThe Stratix™ 10 Highly Pipelined FPGA Architecture。 AlteraのStratix 10で導入されたPipelining in the Routing…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 記録のために、 Fluentd、Memcached、IoT、ドローン、機械学習、映像解析――ソフトとハードを隔てる壁が壊れつつある今、ITエンジニアは現実的に何ができ…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週の水曜日のブログ(この日の訪問者は、204人で多かったです) LinuxでFPGAをサポート？に関連したもの Twitterで拾いました。 Alteraは、 Reprogramma…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった XILINXのFPGAを使って、DNN(Deep Neural Network (DNN)) FPGA improves Performance/W of DNN algorithm by 16x, but what’s that bottle of Scotch doi…
