FPGA
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Xeon-FPGAのダイの写真がTwitterに流れていましたが、 IntelがXeon-FPGA Solution Architectを募集しているようです。 それも、台北と東京で。。。 記録…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった TwitterのTLで、Linux Kernel 4.4.0 からFPGAのサポートが来ている…！！を見て、 Linux Referenceの4.4のdrivers/fpgaを覗いたら、あったよ。 ・fpga-mg…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった TwitterのTLから拾ったもの。筋トレのイケメンお兄さんが現地でパチっと写真を。 (そういえば、筋トレのお兄さん、筋トレツイート無くなったけど、筋ト…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGA Interfaces Speeding Upによると、Red HatのJon MastersさんがFPGA Accelerator(Trilby)をARM Tech Conにて発表。 Jon MastersさんのGoogle+にもそ…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 夏のFPGAエクストリームで、みかん大学の先生がVidado HLSでファミコンを一週間で実装したお話を聞いたが、その先生の深層学習のFPGA実装のプレゼンテー…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった インテル、ISCA 2015でXeon＋FPGAの詳細を公開にある「なぜFPGAアクセラレータか」の - Enhance singlethread performance with tightly coupled accele…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日(8/2)、ドワンゴのセミナールームで行われたFPGAエクストリーム・コンピューティング 第7回に行ってきました。 274人＋38人のキャンセルで合計で312…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGAエクストリーム第七回が8/2(日)にドワンゴのセミナールームで開催されます。前回も3倍以上の人気でした。 今回は何故か Preffered Networks・得居さ…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった The Fourth Workshop on the Intersections of Computer Architecture and Reconfigurable Logic (CARL 2015)では、Intel、Convey/Micron、IBM、Microso…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった AlteraがQuartus IIの新エンジンSpectra-Qを発表しましたね。 ここに書いてある内容によると、 ・改良されたアルゴリズム、インクリメンタルな最適化、…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Synthesijerでマンデンブル集合をＦＰＧＡに実装の続編、 マンデルブロ集合をFPGAで並列化（固定小数点版）では、浮動小数点を固定小数点に変更して、5.…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった $30で始めるFPGA BeMicro Max10 FPGA Eva Kitは、なんと30ドル！ USB Blasterも内蔵。 このMAX10評価ボードを使ってAlteraのFPGAをどのように開発するか…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった マンデルブロ集合の浮動小数点演算をFPGAで並列化する. 昨年のDesign Solution Forum 2014での講演にもあったSynthesijerを使って、8並列のマンデルブロ…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった MicrosoftのFPGA CNN accelerator designがアップデートされました。 今までは、AlteraのStratix Vでしたが、今回はArria 10です。 最大消費電力は同じ…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日のGTC2015でもFPGA関連がにもあったS5429 - Creating Dense Mixed GPU and FPGA Systems With Tegra K1 Using OpenCLは、どうやら、FPGA Accelerato…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今年のGTCは、GPUだけでなく、FPGA関連の発表が多いですね。 S5227 - Financial Risk Modeling on Low-power Accelerators: Experimental Performance E…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 2/2(日)にドワンゴのセミナールームで開催された FPGAエクストリーム・コンピューティング第6回が終わりました #fpgax。 上記のリンク先の今回の発表の…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGAエクストリーム・コンピューティング第2回に行ってから8ヶ月、FPGAエクストリーム・コンピューティング第6回の申し込み状況が凄いことになっていま…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨日のTwitterの話題は、 正社員【ニコニコ事業】ハードウェア開発エンジニア (正社員)ですね！ 勤務先、歌舞伎座タワー 引用 日本最大級の動画サイトニ…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGAの部屋の@marsee101さんがAXI4 Slave Bus Functional ModelのVerilog HDL/VHDL版を公開してくれました。 AXI4 Slave Bus Functional Model のVerilo…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週は、FPGAに関連するニュースが2つ。 一つ目は、MicrosoftがBingサーバーにFPGAを搭載し、処理の一部をFPGA内で実行。 もう一つは、インテルがXeonと…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 先週のSystemC JapanのAccelleraのセッションでもありましたが、 2014.Q4にSystemCでUVMが使えるようになります。 SystemC Verification 1.0 & UVM Syst…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった JavaRockの三好さんがSlideshareに、 FPGAのトレンドをなんとなくまとめてみたをアップしています。 全部で18ページ。 Cycloneシリーズはともかく、Stra…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 大規模FPGAのタイミング収束をどうやってやるのか？ Xilinxは、UltraFAST Design Methodology(設計手法)という提案していて、 設計手法ガイド(253頁)も…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ちょっと前に、TwitterのTLで流れたXilinxのOpenCLのデモ。 先週開催されていたSC2013にて、そのデモが実現したようです。 Xilinx and Its Ecosystem Sh…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった TwitterのTLに流れたRaspberry Piに接続可能なFPGAボードの記事、 See Bugblat's TIF (Tiny FPGA Board) & PIF (FPGA for Raspberry Pi) XilinxでもAlte…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった TwitterのTLで知ったAll Programmable Abstractions よーく内容をチェックしたら、ハードウェアではなく、ソフトウェアとしてOpenCLをサポートすると。 …
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった TwitterのTLでGRAPEの中の人が起こした会社の話が流れたのでチェックしたら、 Grape9がリリースされていました。 AlteraのCyclone IV GXに実装されてい…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった TwitterのTLで拾った昔の記事です。 [【レポート】スタンフォード大学Flynn教授の特別講義 - FPGAで超高速計算を実現 http://news.mynavi.jp/articles/2…
@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった AlteraがGeneration 10を発表しましたね。 今はStratix Vなので、Genration 6, 7, 8, 9はどこにいってしまったのでしょうか？ Genration 10の特徴 引用 …
