Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Chromebook + USB HDD(SSD)にUbuntu 16.04LTSをインストールしたものに、 Qiitaの UbuntuServer 16.04 LTSでJupyter Notebookを使った機械学習環境を手っ…

Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 記録として残しておきます。 POCL 0.14 OpenCL Implementation Released ・LLVM/Clang 4.0 and 3.9 をサポート ・新しいバイナリフォーマットをサポート …

Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 超久しぶりに、UVMネタ IEEE 1800.2™ for UVM Approved as an IEEE Standard 引用 Elk Grove, Calif., April 11, 2017 -- Accellera Systems Initiative …

Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 昨年までのSystemC Japanから今年からはDVCon Japan 2017になるそうです。 6月30日に新横浜のいつものホテル(新横浜国際ホテル マナーハウス)にて開催さ…

Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 記録として残しおきます。 Polyphony IO まとめ 資料に説明文があると嬉しいです。 で、Polyphonyとは ダウンロードは、こちら Twitterでハッシュタグ( #…

Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今年も「Design Solution Forum」を下記の日時・場所で開催します。 日時 2017年10月13日（金） セミナー：9:20 ～17:30（受付開始8:30～） スポンサー展…

Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった このブログを開設したのは、2007年3月3日、あれから10年も経ってしまいました。 その間にアップした記事は、3600以上。訪問者数も間もなく33万人です。 …

Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった まだまだ続けるんだ。ね。VHDL。 VHDL-2017 - Time to Ballot ... 確か、VHDLは、2008の標準化依頼だからほぼ10年経っているね。。。。

Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ちょっと気になった記事。 ゴールドマン・サックス、自動化でトレーダー大幅減 3割がエンジニアに エンジニアが開発した自動トレードシステムで人間のト…

Rob Halford 撃沈、2016年7月19日 Red Hot ChiliPeppers、 撃沈、2016年12月7日 撃沈、2016年12月11日 撃沈、2016年12月12日 撃沈、2016年12月25日 Metallica 撃沈、2017年1月13日 Guns N' Roses 撃沈、2017年1月30日 撃沈、2017年1月30日

Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGAマガジン、No.16に、 特集関連 特別寄稿 【入門者も経験者も参加できる勉強会】 SDSoCや高位合成技術について情報交換できる FPGAコミュニティのスス…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今年の年賀状は、こんな感じです 今までは、「ペンネーム」と「本名」で記事を書いてきましたが、 今年は、「TwitterID」でも記事を書いていこうと思っ…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今年もあっという間に終わってしまいました。 このブログ、今年もいっぱいアップしました。 5月以降は、毎日アップしています。 1月(33)、2月(31)、3月(…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 記録として、 「ハードウェア開発、CPUアーキテクチャ Advent Calendar 2016」の3日目(12月3日)を書きました。 マルチコア、GPGPU、FPGA

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今日は、「高位合成友の会 第4回」ですね。 前回までの2回(第2回、第3回)は、東銀座のドワンゴのセミナールームでしたが、今回は東工大で。 (第1回はロ…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ModelSim Altera Starter Edition (16.0)の続き。 今回から ModelSim Intel FPGA Starter Edition になったようです。 v16.0は、ModelSim 10.4dでしたが…

SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった まー、月に何日も見ているわけですらかね。記録として残しておきます。 Y CombinatorがXerox Altoを復活させたお話です。全部で1話 + 10話。Xerox Altoは、1973年に出来た。AppleのJ…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今日は、三年目のDesign Solution Forum 2016 お仕事行くのと同じ時間に出て、朝早くから集合して、一日、運営をします。 来てくださる皆さんも楽しんで…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ブラウザでHDLシミュレータが利用できるEDA Playground、Beta版のリリース 商用シミュレータとして、ちょっと古いですが、 Synopsys VCS 2014.10 Cadenc…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今年もDesign Solution Forumを 10月14日(金)に新横浜国際ホテルマナーハウス南館にて開催します。 タイムテーブルは、こちら 申し込みは、こちら 昨年…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Twitterで拾った。記録として、残します。 yet another Scalaでデジタル回路を書く仕組み: Spinal HDL で、こちらは、Scala Chiselでサッとデジタル回路…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった BRIAN BAILEYさんのWhat’s Nyext For UVM? 来たぜ、Verification 3.0@2010/3/5では、SystemVerilogとSystemC Verification 4.0@2013/3/2では、UVMとTLM …

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 記録として、残しておきます。 日本でプロ経営者が次々失敗する理由は簡単だ - 坂本幸雄 （サイノキングテクノロジーCEO、元エルピーダメモリ社長 Desig…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった このブログでは、何度も紹介していますが、 AldecのActive-HDL Student Editionは、学生なら無償で使えますよ。 特徴は、 引用 ・Mixed language simula…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今日は、お休みで、とあるツールのユーザ会でお話します。 お話した内容は、編集後、SlideShareにアップする予定です。 今日のユーザ会の正式な開催案内…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった AI時代の勝者と敗者を読みました。 いつもはKindle版を買うのですが、あんまり安くなかったので、1割引が効くe-hon経由で。 原題は「ONLY HUMANS NEED A…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Synopsys' New HAPS Adaptor for Juno ARM Development Platform Accelerates Software Bring-up ということで、SynopsysがJuno ARM Development Platfo…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 2016年7月25日発売のFPGAマガジン No.14の特集は、 特集 『無償時代到来！C＆OpenCL高位合成入門』です。 XilinxのVivado HLSは無償で利用可能ですが、 …

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 木曜日(2016年7月7日)、七夕に、300000訪問者を達成できました。 前回の祝！200000訪問者、達成!(2013年11月22日)から 2年7ヶ月ちょい(950日、日数計算…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった cReCompとPyJerで紹介したら、 ご本人と先生からご連絡いただきました。 その後、Qiitaに cReCompを使ってXillybusとユーザロジックを簡単につなげよう …