…SIC開発において、UVMを適応した割合は、 2012年：41％ 2018年：71％ 2020年：74％ で、着実に伸びてきていますね。FPGA開発においては、 2012年：25％ 2018年：48％ 2020年：52％ とまだまだ半分ぐらいですね。 ASIC開発の場合はある程度大きいものを開発するので、UVMが効果的だと思いますが、FPGA開発だと、FPGAベンダー提供のIPならUVM対応してなさそうですね。外部ベンダーのIPならUVM対応しているの多そう。 そして、最後の…

…也」さん、下記に 「UVMの概要と実践に適用する際のガイドラインUVMの理解と検証作業への応用」という20分の講演をされているみたい。 www.jasa.or.jp その時の講演資料は、こちら、ですね。 所属が「アートグラフィックス」なので、サイトに行ってみたら、 www.artgraphics.co.jp たしか、ETに出展した時にお話を聴いたことがあるのを思い出しました。 ここにいろいろと資料があり、一部、無償でダウンロードできます。 昨年の前半までは、SystemVer…

…rilog and UVM 1.2. This generator has been verified with Synopsys VCS, Cadence Incisive/Xcelium, and Mentor Questa simulators. Please make sure the EDA tool environment is properly setup before running the generator. あら、 Co-simulation with …

… DPI, and UVM. とありますね。まー、当たり前でしょう！ Networking Design Verification Engineer Experience modeling and verifying networking protocols such as Ethernet, TCP/IP, and RDMA.Knowledge of bus protocols such as AXI and PCIe. 内部バスは、やっぱり、AXIなのね。 Interco…

…terで流れてきた UVM-based Verification of a RISC-V Processor Core Using a Golden Predictor Model and a Configuration Layer UVMの標準化し、こうして、いろいろな事例が出てくるのっていいですよね。 その事例が、RISC-V ですからね。 2016年のDesign Solution Forum開催後、すぐに来年はRISC-Vを取り上げる宣言をし、 宣言通り、2017年の…

…, such as UVM, UEX is available on GitHub under the Apache 2.0 license. とあるので、Google君に聞いてみたら、github に見つかりました。 UEX 引用 UEX Overview UEX provides a Micro (U) EXecutive that provides services, such as threading and interrupts, that are common i…

…った 超久しぶりに、UVM のお話。 昨年(2017年)4月15日のUVMがIEEE 1800.2として標準化へ、だから、10か月以上経っていますね。 Portable stimulus smooths path to SW-driven verification, eliminates duplication 正確には、UVMだけでなく、Portable Stimulus の方。 まだ標準化されていないし、UVMのようにオープンソースでは無いので、なかなか広まらない感じ。 …

…og 183 8)、UVM 183 9)、VMM 158 10)、マルチコア 142 からの大きな変化は、 映画好きの戯言 308 GPU/CUDA/OpenCL 273 マルチコア/ARM 253 OVM 222 検証全般 202 SystemVerilog 190 SystemC 189 ディープラーニング/機械学習 186 UVM 184 VMM 158 やっぱり、ディープラーニング/機械学習ですよ。。。。 他はマルチコア/ARMの53増えたぐらいですが、ディープラーニ…

…a VIPを使って、UVMで検証するというお話。 Instruction accurate CodALのReference ModelとCycle accurate CodALのSynthesizable RTLをUVMを使って検証。 RISC-VコアのBerkelium Coreに、Registers Agent、ASIP Agent、Decoder Agentを接続し、 Berkelium CoreとMemory間にはQuesta VIP (Monitor) でプロトコル…

…に対応 ・Arria 10 GX Development kit ・Arria 10 SoC Development kit ・Traditional PR ・Hierarchical PR Linux Driverもあるよ。 verificationディレクトリの下の vkits は、 Intel® FPGA Partial Reconfiguration Verification Components なんと、Avalon-MMインターフェース用のUVM環境があるじゃん。

… compiler UVM testbench validation of custom configurations NVDLA compliance test suite TensorRT and all supported frameworks ここでFPGA対応、UVMテストベンチ、そして、TensorRT対応ですか。 Verilog HDLのコードを見てみましたが、nessコマンドというツールで吐き出したとなっています。 お仕事として、まずは、シミュレーション、次に…

…、AXI VIPにてUVMをサポートしているので、SystemVerilogのかなりの部分をサポートしています。 Intel FPGA用ModelSimもSystemVerilogの多くをサポートしていますが、 ・program ・randomize ・assertion の検証関連の機能はライセンス的に利用できません。 Xilinx Vivado XSIMでは、こららの機能をサポートしているので、UVMが利用できるのです。 今回の勉強会では、SystemVerilogにてテ…

…ion/verification of RTL SLECも進化しています。 ・UVM Framework Generation Catapult can now automatically generate a complete ready-to-use universal verification methodology (UVM) environment using the UVM Framework. UVMベースの環境を生成してくれるのね。 DACでデモするって。。。

…った 超久しぶりに、UVMネタ IEEE 1800.2™ for UVM Approved as an IEEE Standard 引用 Elk Grove, Calif., April 11, 2017 -- Accellera Systems Initiative (Accellera), the electronics industry organization focused on the creation and adoption of electronic des…

…he RISC-V UVM environment automation capabilities intrinsic to our IP.” RISC-V verification becomes a challenge as particular functionality/performance combination that a design requires is not available in an off-the-shelf configuration. I…

…og 183 8)、UVM 183 9)、VMM 158 10)、マルチコア 142 11)、HLS 141 12)、FPGA 137 15)、Zynq / Xilinx 87 映画好きの戯言は、常にトップにいないといけないので。 2番目がGPUですね。それから、4位のマルチコア/ARMと無印のマルチコアが10位。に。 来年はHLSとFPGAがトップ10に入るね。 ということで。。枕はこのぐらいにして。今年を振り返ってみましょう。 なんといっても今年は、 「ディープ・ラーニン…

…Nyext For UVM? 来たぜ、Verification 3.0@2010/3/5では、SystemVerilogとSystemC Verification 4.0@2013/3/2では、UVMとTLM なのかな、って書きましたが、大体あっていた模様。 UVMは標準化(P1800.2)しているようなので、長いです。 UVMはモジュール(IP)レベルで利用することを前提に開発していたので、 CPUコアが入っているSoCで利用するのはちょっと辛いです。 BRIANさんの記事…

…く、検証も必要。特にUVM。。。 Architectural Wavesには、Viraul Coreの使い方が載っています。 2つのコアを重いアプリと軽いアプリでの使い分けの図が載っています。 2コアを分けるのではなく、2コア内のリソースを2つのアプリで分けると。。。 3つのVirtual ・Virtual Cores ・Virtual Hardware Threads ・Virtual Software Layer Aboutによると、HW開発はインド系の皆様。 Found…

…emVerilog：UVM)はシミュレータ実行して、SCE-MI経由でDUTをエミュレータで実行 これを実現するために、DPI-Cを使っているんですよ。 その他のやり方についても、このブログでは紹介していますね。 え、SCE-MI 2.3では、SV-Connectというのが出来たんですね。知りませんでした。 仕様書のPage.25、4.7.9 SV-Connect - Using DPI- with SystemVerilog HVLというのですね。 結構詳しく書いてあります…

…ClueLogicのUVMに関するブログ このブログで紹介したのが、2012年11月13日。 その時は10エントリーでしたが、今は34エントリー以上に。 最近のエントリーは、 34. Component Override 33. Defining do_print 32. Using randc Customizing Message Format in UVM 1.2 31. Provides Responses? 30. Back of the Back Door 29.…

…utorial: "UVM Tips and Tricks Plus Preparing for IEEE UVM" こちらは、UVMを利用した検証ですね。 3パートに分かれています。 Part 1: UVM Compile Time Tips and Tricks Part 2: UVM Runtime Tips and Tricks Part 3: Accellera Standards Update - UVM and IEEE-1800.2 VeriWorksって知ら…

…ty Four-state logic Compliant with Verilog IEEE 1364-2001, 1364-2005, VHDL, System Verilog, OVM, VMM and UVM. PLI-compliant interface Runs alongside the test bench Gateだけでなく、RTLもできるようですね。 CadenceがRocketSimを買収することで、マルチコア対応シミュレータの強化ということですかね。

…rameters, UVM, Coverage & Emulation – Take Two and Call Me in the Morning No RTL Yet? No Problem UVM Testing a SystemVerilog Fabric Model Whose fault is it? Advanced techniques for optimizing ISO 26262 fault analysis Efficient Bug-Hunting T…

…stemC、HVL/UVM(SV,e)、C/C++、AMS ・SIMULATION、EMULATION、FPGA PROTO ・IP BLOCK、SUBSYSTEM、FULL SYSTEM に展開できるというもの。 Software Driven Verification with Portable Stimulus: The Next Productivity Leap Enabling the Continuum of Verification Engines Using…

…験があればなお良 ・UVMの知識があればなお良 （４）高速IO組み込みエンジニア ・Verilog HDLによる RTL作成、RTL検証の知識と5年以上の経験 ・PCIe またはDDRの設計IPの組み込み経験 ・System Verilogの知識があればなお良 ・PCIe またはDDRのボード設計経験があればなお良 （５）PCBボード設計エンジニア ・GHz超えの高速PCBの5年以上の設計経験 ・PCIe PCB基板の設計経験 ・PCB高速基板デバッグの知識と経験 ２）ソフト…

… Advanced UVMという本が出ましたね。 ペーパーバックだとアマゾンで8851円(もう少し安いところもあります)で、Kindleだと4924円。 200頁ぐらい。 Janickさん(SynopsysのフェローのJanick Bergeronさん)がはしがきを。 著者のBrian Hunterさんは、LinkedinのPluseによると、CaviumでVerification Engineerをやっているのですね。 Linkedinの頁も見つけました。 その他にも、UV…

…e Working Set Next Generation Design and Verification Today SystemC Standardization Update Including UVM for SystemC Panel Discussion: What is Needed to Drive Design Efficiency? ただし、上の3つを見るにはユーザー登録が必要です。 3月のイベントで公開が12月って、なんか遅すぎるような気がするが。。。。

…ystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今日は、SYNOPSYS USERS MEETING 2015ですね。 休暇で参加します。 コニカミノルタのヘルスケア開発プロジェクトへのUVM初適用事例の紹介が気になります。 そうそう、野々下さんのセッションもあるんですよね。VC Formal。 パネルディスカッション、残念ながら、キヤノンは出ていません。どうしてでしょうか？ 見かけたら、声をかけてくださいね。 それでは、会場で。

…位のCadenceがMentorに。 マルチコア 344 (98) 映画好きの戯言 279 (258) OVM 222 (222) 検証全般 191 (179) SystemC 185 (178) UVM 179 (170) SystemVerilog 174 (161) VMM 158 (158) HLS 112 (105) Mentor 106 (圏外) マルチコアの分類も必要かな？ P.S 明日でで8月が終わりですね。寂しいです。もっと続いて～、と、お子ちゃまのように。

…まった 久しぶりに、UVMのお話。 UVMのIEEEでの標準化が進んでいます。P1800.2になりました。 こちらによると、 P1800.2 - Standard for Universal Verification Methodology Language Reference Manual になるようです。 UVMという名称は残るのですね。 UVM 1.2正式リリースから1年。 メソドロジ論争もやっと完全終結ですね。 Verification 4.0で書いたように、 ・検証…